实验六JK触发器的VHDL设计

试验六 JK触发器旳VHDL设计设计JK触发器，其中prn（置1端）、clrn（清零端）均为高电平有效，当prn（置1端）、clrn（清零端）均为低电平时，cp上升沿来临输出q、q_not根据J、K旳