实验一用VHDL语言设计组合逻辑电路

实验一 用VHDL语言设计组合逻辑电路 一、实验目的：掌握用VHDL语言设计组合逻辑电路的方法。熟悉QuartusⅡ的操作。 二、实验仪器：PC机一台三、实验内容： 用VHDL语言设计4选1数据选择