VHDL数字时钟实验报告

VHDL 数字时钟设计、实验目的：进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉 VHDL语言基 本设计实体的编写方法。同时，在已有知识的基础上，简单综合编写程序，仿制简单器 械。二、实