Verilog实验全加器与比较器的设计

成绩：实 验 报 告课程名称：Verilog数字系统设计实验实验项目：全加器与比较器的设计姓 名： 专 业：计算机科学与技术班 级： 学 号：   计算机科学与技术学院实验教学中心实验项目名称：全加器