用于时钟生成器的锁相环设计的任务书

用于时钟生成器的锁相环设计的任务书任务书1.任务概述本任务的目标是设计和实现一个用于时钟生成器的锁相环（PLL，Phase Locked Loop）。该PLL将输入的基准时钟信号与参考时钟信号进行比较