数字锁相环的FPGA设计与实现-课设

1.设计要求利用MAX PLUSII软件工具，设计一个全数字锁相环路，通过它从19.2k的信号中提取同步信号。本地源时钟为11.0592MHz。要求实现的功能：a当远端信号（方波）的占空比分别为1:1