VHDL语言设计4选1多路选择器

4 选 1 多路选择器的 VHDL 描述要求：THEN 语句和 CASE 语句实现 4 选 1 多路选择器，其中选择控制信号 s1 和 s0 的数据类型为 STD_LOGIC_VECTOR;当 s1=