数字逻辑软件综合实验报告

4位全加器的设计一、实验目的1、用原理图设计4位全加器。2、掌握调用系统和自定义元件的方法。3、掌握用原理图设计电路的方法。二、实验原理1位全加器可以用两个1位半加器和一个二输入或门组成。1位半加器的

数字逻辑软件综合实验 实验报告 姓名班级学号实验日期年月日 4 位全加器的设计 一、实验目的 1、用原理图设计4位全加器。 2、掌握调用系统和自定义元件的方法。 3、掌握用原理图设计电路的方法。 二、实验原理 1位全加器可以用两个1位半加器和一 个二输入或门组成。1位半加器的具体设计如下图所示： 1位全加器的具体设计如下图所示： 4位全加器可看作4个1位全加器串行构成，具体连接方法如下图中所示： 三、实验内容 1、用VHDL语言（原理图）设计4位全加器。 2、对设计的4位全加器进行时序仿真。 四、实验结果： 1、画出你设计的4位全加器的顶层原理图。 2、画出你设计的4位全加器的仿真波形图。 1