JK触发器的设计

JK触发器的设计一、JK触发器的组成在实际的数字系统中往往包含大量的存储单元，而且经常要求他们在同一时刻同步动作，为达到这个目的，在每个存储单元电路上引入一个时钟脉冲（CLK）作为控制信号，只有当CL

JK 触发器的设计 JK 一、触发器的组成 在实际的数字系统中往往包含大量的存储单元，而且经常要求他们在同一时 CLK 刻同步动作，为达到这个目的，在每个存储单元电路上引入一个时钟脉冲（） CLK“” 作为控制信号，只有当到来时电路才被触发而动作，并根据输入信号改 变输出状态，把这种在时钟信号触发时才能动作的存储单元电路称为触发器。触 发器是边沿触发工作，即只有在上升沿或者是下降沿到来时才会改变内部与输出 的电平。 JKJK 触发器是触发器的一种，这里介绍主从触发器，它实际是由主从两个锁存器 JK 构成，有六个三输入与非门与两个二输入与非门构成。它有两个数据输入端、，一 CLK/ 个时钟脉冲，两个置位复位端、，两个输出端与。其电路图如下所示： JK 触发器的特性方程为： 二、 JK 触发器的工作原理 / 如上原理图所示：与为置位复位控制端，由于用的是与非门，置位 =0=1 与复位控制端为低电平有效。当，时，置位端有效，，， 1=1=01 输出置；当，时，复位端有效，，，输出端置；当 =1=1CLK ，时，置位与复位端都不起作用，触发器正常工作。为时钟脉 CLK=1JK 冲，主锁存器是高电平跳变，当时，随着输入信号的变化而变化， CLK=0 而当时，主锁存器被锁定，的值不发生变化；从锁存器是低电平跳