实验八 利用有限状态机进行时序逻辑的设计

实验八 利用有限状态机进行时序逻辑的设计实验目的掌握利用有限状态机实现一般时序逻辑分析的方法；进掌握用Verilog编写的有限状态机的标准模板。实验内容学习Verilog HDL 设计课件。设计一个