实验一四位串行进位加法器的设计实验报告资料

实验一 四位串行进位加法器的设计一、实验目的理解一位全加器的工作原理掌握串行进位加法器的逻辑原理进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验内容采用VHDL语言设计四位串行进位的加