十六进制7段数码显示译码器设计实验报告

实验名称：十六进制7段数码显示译码器设计实验目的：1． 设计七段显示译码器2． 学习Verilog HDL文本文件进行逻辑设计输入；3． 学习设计仿真工具的使用方法；工作原理：7段数码是纯组合电路，通