时序逻辑电路的VerilogHDL实现实验报告

时序逻辑电路的Verilog HDL实现实验要求 (1)：编写JK触发器、8位数据锁存器、数据寄存器的Verilog HDL程序，并实现其仿真及其测试程序；(2)：在实验箱上设计含异步清零和同步使能的