基于verilog的1位全加器

实 验 名 称专业、年级学 号姓 名图形输入法设计1位全加器11级电本一班2011222332申澎超以下内容由实验指导教师填写（实验内容请以批注的形式批阅）实验项目完成情况实验项目成绩指导教师时 间