CMOS集成锁相环设计

摘 要 摘 要 锁相环(Phase Loop)有很多理想的特性，例如可阻彳啬频、纠JE时钟信号 的占空比以及消除时钏-在分布中产生的延迟等。这些特性使砹计者们可以将价格便’I车 的低频晶振置于芯片外作