维特比译码实现

维特比译码实现积编译码盘的设计与实现摘要:本文简要介绍了(2，1，3)卷积码的编译码设计与实现、编码电路可以用FPGA实现。译码采用维特比译码算法，应用高速数字信号处理器 TMS320C50，实时完成

维特比译码实现 积编译码盘的设计与实现摘要:本文简要介绍了(2，1，3)卷积码的编译码设计与 实现、编码电路可以用FPGA实现。译码采用维特比译码算法，应用高速数字信号 处理器TMS320C50，实时完成高速处理任务，核心算法用软件实现。通过对算法 进行分解优化，译码速度快。通过加载不同的译码软件可以在同一硬件平台上实现 多种信道编译码算法。在工程中具有较高的应用价值和发展远景。 关键词:维特比译码卷积码DSP 引言 对于一般的线性分组码(如循环码、BCH码等)，它们的共同特点是:一个码字的 监督单元仅与本码组的k位信息码元有关，与其它码字的码元无关。而卷积码的特 点在于本组的码元不仅与当有输入的k个信息有关，而且还与前面m个时刻输入 的信息有关。卷积码的纠错能力随着m的增加而增大，而差错率随着m的增加而 指数下降。在编码效率与设备复杂性相同的前提下，卷积码的性能优于分组码。随 着大规模集成电路技术的发展，采用维特比译码的卷积编码技术已成了广泛采用的 纠错方案。在本系统中，输入卷积编码器的信息序列是32Kbit/s的比特流，经(2， 1，3)卷积编码器成为64Kbit/s的比特流，再经扩频、调制、无线信道、解调、解 扩，由卷积译码器经译码判决还原出32Kbit/s的信息序列。实践证明，在该系统中 引入卷积编译码，大大提高了数据传输的质量。 (2，1，3)卷积码最佳编码器 编码方案 实现(2，1，3)卷积编码主要有两种方法，其生成多项式分别为: g(1)=(1000) g(2)=(1101)