数字逻辑实验报告-verilog时序逻辑设计

电 子 科 技 大 学实 验 报 告学生：任彦璟 学 号：指导教师：吉家成 米源 王华一、实验工程名称：Verilog时序逻辑设计二、实验目的：掌握边沿D触发器74*74、同步计数器