四位全加器设计

实验四 四位全加器设计一、实验目的1、通过两种不同的方式实现加法器，学会比较不同实现方式的异同 2、掌握VHDL层次化的设计思想 3、掌握加法器的基本原理，并尝试改变改变描述方式，领会VHDL语言的