EDA技术习题解答

《EDA技术》习题5 习 题 5-1 归纳利用Quartus II进行VHDL文本输入设计的流程：从文件输入一直到SignalTap II测试。P95~P115答：1 建立工作库文件夹和编辑

EDA 《技术》习题 5 习题 5-1QuartusIIVHDLSignalTap 归纳利用进行文本输入设计的流程：从文件输入一直到 IIP95~P115 测试。 答：1建立工作库文件夹和编辑设计文件；2创建工程；3编译前设置；4全程编 译；5时序仿真；6引脚锁定；7配置文件下载；8打开SignalTapII编辑窗口；9调 SignalTapII 入的待测信号；10SignalTapII参数设置；11SignalTapII参数设置文 SignalTapII 件存盘；12带有测试信息的编译下载；13启动SignalTapII进行采样与 分析；14SignalTapII的其他设置和控制方法。 5-25-405-41CNT10P114~P115 由图和图，详细说明工程设计的硬件工作情况。 5-40CNT10CQCQI9, 答： 图给出工程设计的十进制计数工作情况；当计数或到时 5-41CNT10 COUT 图给出工程设计的十进制计数和内部计数节点 计数进位输出正脉冲。 CQI 计数线性递增的信号波形的工作情况。 5-3SignalTapII? 如何为设计中的加入独立采样时钟试给出完整的程序和对它的实测结 P115 果。 SignalTapII 答： 为提供独立时钟的方法是在顶层文件的实体中增加一个时钟输入端口， :LOGC_CLK:INSTD_LOGIC; 如语句在此实体中不必对其功能和连接具体定义，而在 SignalTapIILOGC_CLK 的参数设置中则可以选择为采样时钟。 5-4QuartusIIHelpAssignmentsSettings 参考的，详细说明菜单中对话框的功能。 (1)TimingRequirements&Qptions 说明其中的的功能、他用方法和检测途经。 SpecifyingTimingRequirementsandOptions (ClassicTimingAnalyzer) YoucanspecifytimingrequirementsforClassictiminganalysisthathelpyouachievethe desiredspeedperformanceandothertimingcharacteristicsfortheentireproject,for specificdesignentities,orforindividualclocks,nodes,andpins. Whenyouspecifyeitherproject-wideorindividualtimingrequirements,theFitter optimizestheplacementoflogicinthedeviceinordertomeetyourtiminggoals. Timing TimingAnalysisSettings Youcanusethewizardorthecommandtoeasily specifyallproject-widetimingrequirements,oryoucanusetheAssignmentEditorto assignindividualclockorI/Otimingrequirementstospecificentities,nodes,andpins,or toallvalidnodesincludedinaorassignment. wildcardassignmentgroup Tospecifyproject-widetimingrequirements: 1. Settings OntheAssignmentsmenu,click. 2. Category TimingAnalysisSettings Inthelist,select . 3. Tospecifyproject-wide,,,and/ortimingrequirements,specifyvalues tttt SUHCOPD Delayrequirements under. 4. Tospecifyproject-wideminimumdelayrequirements,specifyoptionsunder Minimumdelayrequirements .