数字逻辑实验报告Verilog时序逻辑设计样稿

电 子 科 技 大 学实 验 报 告学生姓名：任彦璟 学 号： 指导老师：吉家成 米源 王华一、试验项目名称：Verilog时序逻辑设计二、试验目标：掌握边缘D触发器74x74、