实验一++1位全加器的设计

实验一  1位全加器的设计一、实验目的1、掌握Quartus Ⅱ 6.0软件使用流程。 2、初步掌握VHDL的编程方法。二、实验原理表2-1 一位全加器的真值表abClSumCh00000001100