哈工大Verilog课程设计

可编程逻辑器件大作业（二）2012 年 12 月题目利用VerilogHDL设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换图如图所示。要求：1、 编写源程序；2