VHDL数字时钟实验报告新版资料

VHDL数字时钟设计一、试验目标： 深入练习VHDL语言设计工程建立和仿真步骤和方法、熟悉VHDL语言基础设计实体编写方法。同时，在已经有知识基础上，简单综合编写程序，仿制简单器械。二、试验环境