数字逻辑实验报告-Verilog时序逻辑设计

电 子 科 技 大 学实学生姓名：任彦璟验 报 告学 号：2015040101018 指导教师：吉家成 米源 王华一、实验项目名称：Verilog 时序逻辑设计二、实验目的：掌握边沿 D触发器 74x