化简下列逻辑函数要求表达式尽量简单

作业3：根据作业2（第3题）的优先级编码器的结果，进行Verilog HDL的练习。HW2, 3.设计一个4输入优先编码器，其输入如表2.1所示，其中D0的优先级最低，D3的优先级最高。X表示无关条件

I–2014 数字系统设计春夏 3 作业： 23Verilog HDL 根据作业（第题）的优先级编码器的结果，进行的练习。 HW2, 3.42.1DD 设计一个输入优先编码器，其输入如表所示，其中的优先级最低，的优 03 XV 先级最高。表示无关条件，表示有效位指示符。 2.1 表优先编码器真值表 输入 输出 D D D D x y V 0 1 2 3 0 0 0 0 X X 0 1 0 0 0 0 0 1 X 1 0 0 0 1 1 X X 1 0 1 0 1 X X X 1 1 1 1 1. 23 采用门电路（反相器、与门、或门）画出作业第题结果的逻辑图 ；； Verilog HDL 根据逻辑图进行优先编码器电路的门级描述。 2. 4Verilog HDLD4always 写出一个输入优先编码器的行为描述，输入用位矢量，模 if-elseD[3] 块中用描述，假定输入具有最高优先级。 3. Verilog HDL4 采用语言验证上述题目的输入优先编码器的行为级模型。 4. *16 科学家们发现金星人使用进制数字系统。然而，这些数字同我们的习惯是完全不同 0-78-F0 的。下面的第一行是，第二行是。你的任务是设计一个组合逻辑子系统，对 0000F1111 （）到（）的十六进制数字进行解码，来驱动七段显示为十六进制数字系统 0-78-FLEDLED 火星版（第一行中的，底下一行的）。段以在水平最底端（）的反相时 0 LED 钟来计数，中间是。 6 填写七段驱动显示的真值表。 b) Verilog 写出每个段的描述。 c) K 采用诺图法化简每个段的输出。 d) (c) 尽量采用共享乘积项来重复。 e) (c) (d) ?? 如何比较和的复杂度说明那个更简单及其原因说明你采用的两种不 同实现方式，衡量复杂度的标准是什么？ ：浙江大学信息与通信工程研究所