化简下列逻辑函数要求表达式尽量简单

作业3：根据作业2（第3题）的优先级编码器的结果，进行Verilog HDL的练习。HW2, 3.设计一个4输入优先编码器，其输入如表2.1所示，其中D0的优先级最低，D3的优先级最高。X表示无关条件