eda第二次实验+38译码器

eda第二次实验 38译码器实验二 组合逻辑电路的VHDL模型实验 一、实验目的 1、 掌握组合逻辑和时序逻辑电路的设计方法。 、 掌握组合逻辑电路的静态测试方法。加深FPGA设计的过程，并比较原理图