《verilog数字系统设计》第13次实验报告

《Verilog数字系统设计》第13次实验报告实验内容复杂数字电路设计1姓名学号班级按要求完成以下步骤：编程实现串入并出单元，该单元至少应包括如下端口：端口说明如下：i_clk:串口时钟i_rest: