四位全加器实验Verilog

实验四　四位全加器一、实验目的l. 用组合电路设计4位全加器。2.了解Verilog HDL语言的行为描述的优点。2、实验原理4位全加器工作原理1）全加器除本位两个数相加外，还要加上从低位来的进位数，