实验一 Verilog设计基础

实验一 VERILOG设计基础一、实验目的1、 学习VERILOG的革本语法和编程规则2、 掌握通用寄存器等常用基木数字模块的VERILOG描述和基木设计方法3、 理解帯使能控制和界步清零的8位寄存器