用VHDL设计全加器进行仿真分析

数电大作业——用VHDL设计全加器并仿真方法一：（根据逻辑表达式进行设计）全加器的逻辑表达式是：Y=AB+C(A⊕B)S=A⊕B⊕C（注：其中A,B,C为输入，C是来自相邻低位的进位；Y,S为输出，S