基于VHDL的数字时钟设计

基于VHDL的数字时钟设计实验目的1.掌握可编程逻辑器件的应用开发技术；2.熟悉quartus的使用；3.掌握Verilog设计方法；4.掌握分模块分层次的设计方法；5.用Verilog完成一个多功能