FPGA设计技巧关键路径

FPGA设计技巧如何减少关键路径上的组合逻辑单元数　　在FPGA中每条关键路径上的逻辑单元都会增加一定的时延。因此为了保证关键路径能满足时 序约束，设计时必须考虑在关键路径上如何减少逻辑单元的使用。下