用VHDL语言设计延时电路

用VHDL语言设计延时电路    用VHDL语言设计延时电路时一般用计数器或计数器的级联来实现。    下面以一个实例来说明如何实现任意时间量的延时。    在5 MHz时钟CLK控制下对同步信号