多功能数字钟的Verilog描述

多功能数字钟的Verilog描述信号定义：clk： 标准时钟信号，本例中，其频率为4Hz；clk_1k： 产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz；mode： 功能控制信号； 为