verilog 三进制计数器设计与JK触发器

verilog 三进制计数器设计每输入三个时钟信号，输出一个进位信号（JK 触发器主要用来保持，翻转等作用）利用上边沿 JK 触发器和门电路组成三进制计数器（Q1，Q0） ，进位信号为 COJK 触发