Verilog-HDL试卷及答案
reg [7:0] q=8‘b10000000; 右边是最低位，q[0]~q[6]为0，q[7]为1 q[7:0]<={q[0],q[7:1]}相当于一个循环右移操作，将q[0]的值赋给q[7]，q[
