数字逻辑实验报告-Verilog时序逻辑设计

电子科技大学实验报告学生姓名：任彦璟 学 号：2015040101018 指导教师：吉家成 米源 王华一、实验项目名称：Verilog时序逻辑设计二、实验目的：掌握边沿D触发器74x74、同步计数器7