verilog语言编写八选一数据选择器

八选一选择器实验目的编写一个八选一的选择器，并在verilog软件上进行仿真。二、 代码1、源代码用数据流描述的八选一多路选择器模块，采用了逻辑方程 module mux8 to 1(out,i0,i