用Verilog HDL编写的四路抢答器
- 四路抢答器设计 - ——Verilog HDL语言 - 抢答器为四路,20秒倒计时,抢到后显示锁定,计时停止,若提前抢答会在另外数码管显示抢答
用Verilog HDL编写的四路抢答器