实验6 结构化设计8位全减器

实验6 结构化设计8位全减器1 实验目的：利用Quartus II设计8位全减器，掌握Verilog HDL层次化设计的方法。2 实验原理：一个8位全减器可以由8个1位全减器构成，1位全减器间的借位