三人表决器、五人表决器的实验报告

三人表决器、五人表决器的实验报告一 实验目的1.熟悉Quartus II软件的基本操作 2.学习使用Verilog HDL进行设计输入 3.逐步掌握软件输入、编译、仿真的过程 二 实验说明三人表决

三人表决器、五人表决器的实验报告 一实验目的 1.熟悉Quartus II软件的基本操作 2.学习使用Verilog HDL进行设计输入 3.逐步掌握软件输入、编译、仿真的过程 二实验说明 本次实验是要设计一个三人表决器。 该电路应有两个数据输入端口b1,b2,b3， 电路的输出端口为voter(u输出信号）。 三人表决器真值表： 输入信号 输出信号 B1 B2 B3 u 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 逻辑表达式： U=