verilog八位十进制计数器实验报告(附源代码)

8位10进制计数器实验报告实验目的学习时序逻辑电路学会用verilog语言设计时序逻辑电路掌握计数器的电路结构掌握数码管动态扫描显示原理实验内容实现一个8bit十进制（BCD码）计数器端口设置： 用拨