基于VHDL语言38译码器的设计

《EDA技术》课程实验报告黄红玉电信100227高金定老师记分及评价:项目满分一'实验名称实验4： 3-8译码器的设计二、 任务及要求【基本部分】4分1、 在QuartusII平台上，采用文本输入设计

EDA 《技术》课程实验报 学生姓名: 告 所在班级: 黄红玉 指导教师: 100227 电信 高金定老师 记分及评价: 项目满分 一'实验名称 43-8 ： 实验译码器的设计 二、任务及要求 4 【基本部分】分 1QuartusIIVHDL3-8 、在平台上，采用文本输入设计方法，通过编写语言程序，完成译 码器的设计并进行时序仿真。 2 、设计完成后生成一个元件，以供更高层次的设计调用。 3ACEX1KEPlK30TC144-3o 、实验箱上选择恰当的模式进行验证，目标芯片为系列【发 1 挥部分】分 3-6 修改设计，完成译码器的设计，并进行时序仿真。 三、实验程序 Iibraryieee; useieee.std_Iogic_1164.all; useieee.std_Iogic_unsigned.all;entitydecoderis port(en:instd_logic; a,b,c:instd_logic; y:outbit_vector(7downto0)); endentitydecoder; architectureart4ofdecoderis signaIsr:std_logic_vector(2downto0);begin sr<=c&b&a; process(sr)is begin casesris Hn when"000"=>y<="00000001";when001=>y<="00000010"; when"010"=>y<="00000100";