10进制加减计数器状态机的vhdl设计

10 进制加减计数器状态机的 VHDL设计一、 【设计目的】学习并掌握 Quartus II 开发系统的基本操作。掌握用 Quartus II 进行文本输入法进行电路设计、编译和仿真方法。掌握 CPL