序列检测器设计-modelsim-verilog-实验报告
实验四-序列检测一、实验目的：1.实验目的：通过学习硬件编程语言，掌握一般时序逻辑分析的方法。2.学会使用Verilog语言编写实现任意序列检测。3.学会使用Verilog编写测试文件testbech
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