VHDL数字时钟实验报告计划

VHDL数字时钟设计一、实验目的：进一步练习VHDL语言设计工程的成立与仿真的步骤和方法、熟习VHDL语言基本设计实体的编写方法。同时，在已有知识的基础上，简单综合编写程序，仿造简单器材。二、实