VERILOG语言编写规范

VERILOG语言编写规范1 目的本规范的目的是提高书写代码的可读性 可修改性 可重用性，优化代码综合和仿真结果，指导设计工程师使用VerilogHDL规范代码和优化电路 ，规范化公司的ASIC设计输