VHDL实验_新_及答案

- 实验1熟悉实验环境，完成下述实验内容：2输入与门、 2输入或门、 2输入异或门及非门的设计。D触发器的设计。带有异步清零、异步置位功能的边沿JK触发器的设计。 - 1