最新数字逻辑实验报告-verilog时序逻辑设计

数字逻辑实验报告-Verilog时序逻辑设计电 子 科 技 大 学实 验 报 告学生姓名：任彦璟 学 号： 指导教师：吉家成 米源 王华一、实验工程名称：Verilog时序逻辑设