设计分频器实现：输入时钟频率为50MHZ,输出400HZ、100HZ、25HZ、1HZ时钟

设计分频器实现：输入时钟频率为50MHZ，输出400HZ、100HZ、25HZ、1HZ时钟module div(clk_50MHz,clk_400Hz,clk_100Hz,clk_25Hz,clk_1